Реализация декодера Витерби в FPGA
Ключевые слова:
: сверточный кодер, декодер Витерби, FPGA, Spartan XC3S400AFPGA, путь памяти, регистр обменаАннотация
Передача данных по беспроводным каналам страдают от ослабления, искажения, помех и шумов, которые влияют на способность приемника получать правильную информацию. Сверточное кодирование с декодированием Витерби является мощным методом для прямого исправления ошибок. Он имеет широко развернутую систему для улучшения ограниченных возможностей каналов связи во многих беспроводных сетях. В статье представлен результат реализации декодера Витерби в Spartan XC3S400A программируемой вентильной матрице с ограничением длины 3 и c кодовой скоростью 1/2. Декодер Витерби совместим со многими общими стандартами, такими как DVB, 3GPP2, 3GPP LTE, IEEE 802.16, Hiperlan и Intelsat IESS-308/309.
Библиографические ссылки
2. Viterbi A.D., Omura Dzh.K. Printsipy tsifrovoy svyazi i kodirovaniya. – M.: Radio i svyaz', 1982. – 536 s. (in Russ)
3. Morelos-Saragosa R. Iskusstvo pomekhoustoychivogo kodirovaniya. Metody, algoritmy, primeneniya. – M.: Tekhnosfera, 2005. – 320 s. (in Russ)
4. Inyup Kang and Alan N. Wilson. Low Power Viterbi Decoder for CDMA Mobile Terminal // IEEE Journal of Solid State Circuits. - 2010. - Vol 33. - p.p. 473-481.
5. Viterbi A. J. Error Bounds for Convolutional Codes and an Asymptotically Optimum Decoding Algorithm//IEEE Trans. Inform. Theory. – 1967. -Vol. IT-13. - pp. 260-269.
6. Muder D.J. Minimal trellises for Block codes//IEEE Transaction Information Theory. – 2009. - Vol34. - p.p.1049-1053.